陈默 32度域报道/ 比利时微电子研究中心（IMEC）再度抛出一枚“技术核弹”。该机构在近期举办的VLSI技术与电路研讨会上，正式推出名为“外壁式Forksheet”（Outer Wall Forksheet）的全新晶体管架构。
这一设计通过重构晶体管内部绝缘结构，为延续半导体工艺微缩提供了关键突破，甚至可能成为通往1纳米以下制程的“桥梁”。
过去十年，半导体行业通过FinFET（鳍式场效应晶体管）和GAA纳米片（Gate-All-Around Nanosheet）技术，将晶体管尺寸推向了3纳米甚至更小。
然而，随着物理极限逼近，传统架构逐渐暴露瓶颈：n/p型晶体管间距难缩小，功耗与性能失衡。
IMEC此前提出的叉片晶体管（Forksheet）曾被视为破局方案，它通过在n/p型晶体管间插入绝缘壁，将间距缩减至传统设计的1/3。
但早期内壁式设计因工艺复杂、良率低下，始终未能量产。
此次IMEC推出的“外壁式Forksheet”，堪称对传统叉片架构的“手术级改造”。其核心创新在于将绝缘壁从晶体管内部移至相邻标准单元的边界，形成“外壁”。
此改变使得绝缘壁厚度可从8-10纳米增至15纳米，避免了因壁过薄导致的工艺腐蚀问题，同时仍能维持90纳米的单元高度。栅极电极可跨单元连接n/p型晶体管，无需跨越绝缘壁，简化了电路设计。
模拟显示，这一改动使驱动电流提升约25%，静态存储单元面积减少22%。此外，通过在源极/漏极区域引入连续晶体模板，外壁式Forksheet首次实现了对沟道的机械应力控制。例如，在p型器件中嵌入硅锗材料，可将空穴迁移率提升30%以上，直接转化为性能增益。
IMEC强调，外壁式Forksheet的设计充分考虑了量产兼容性。绝缘壁可在纳米片沟道释放、源极/漏极外延生长等关键步骤之后构建，避免了早期工艺损伤。
使用成熟的二氧化硅替代复杂电介质，重用现有纳米片工艺设备，技术迁移成本降低30%。外壁式Forksheet的量产经验，将为下一代垂直堆叠的CFET（互补场效应晶体管）提供关键参考。
根据IMEC的技术路线图，外壁式Forksheet将从1纳米节点开始应用，逐步过渡至0.7纳米节点，最终为CFET的普及奠定基础。
这一设计的影响已引发行业巨头关注：
- 英特尔在其20A节点计划中，外壁式Forksheet被视为关键技术选项；
- 台积电正在评估将外壁式Forksheet集成至N2P工艺，以应对HPC芯片的能效需求；
- 三星据传已启动外壁式Forksheet与3D堆叠技术的联合研发，目标2027年实现风险量产。
“外壁式Forksheet的诞生，标志着半导体工艺从‘平面微缩’向‘立体集成’的又一次跨越。”IMEC逻辑技术总监Naoto Horiguchi表示，“它不仅是IMEC的突破，更是全行业协同创新的成果。”
随着AI、量子计算等场景对算力的需求爆炸式增长，半导体工艺的每一步微缩都至关重要。
外壁式Forksheet的出现，或许能让摩尔定律的“寿命”再延长十年——而这场“微缩革命”，才刚刚开始。
出品｜32度域半导体产业组
编辑/记者｜Watson
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